• 왼쪽 패널: Hierarchy(표시 레벨과 배치된 셀의 트리), Layers, 현재 도구의 옵션.
• 툴바: 실행 취소 / 다시 실행, 도구(Select, Stretch, Move, Copy, Rectangle, Polygon, Path, Label, Via, Instance, Chop, Ruler), 맞춤(fit), Zoom box, Prev view, Grid, Snap, Gravity, DRD, Constraints, Magnet, Live DRC, Flylines, 그리고 셀을 내보내는 GDS.
• 상태 표시줄: 커서의 X / Y, 명령 진행 중에는 기준점으로부터의 dX, dY, Dist, Sel: n(부분 선택이면 Sel(P): n), 현재 도구를 나타내는 Cmd:, 그리고 각 마우스 버튼이 지금 하는 일을 알려 주는 mouse L: … M: … R: … 줄.
• 오른쪽 패널: 셀 통계 또는 인스펙터, Edit 작업, Layer operations, 검증 섹션 (검증 참고).

레이어

• 레이어 행을 클릭하면 활성 레이어가 됩니다. 새 도형은 이 레이어에 그려집니다.
• 눈 아이콘을 클릭하면 레이어를 보이거나 숨깁니다. 눈 왼쪽의 작은 상자를 클릭하면 레이어의 선택 가능 여부를 바꿉니다. 선택할 수 없는(또는 숨긴) 레이어의 도형은 그려지지만 선택되지 않습니다(Virtuoso의 LSW와 같습니다). AV / NV는 모든 레이어를 보이기 / 숨기기, AS / NS는 모든 레이어를 선택 가능 / 불가능하게 합니다.
• Filter는 이름으로 목록을 좁히고, Instances selectable은 배치된 셀을 선택할 수 있는지 정합니다.
• 각 행에는 채우기 패턴, 이름, GDS layer/datatype이 표시됩니다. 행 위에 마우스를 올리면 최소 폭과 간격이 보입니다.

그리기

키는 마우스가 캔버스 위에 있을 때만 캔버스에 적용됩니다.

폴리곤이나 패스를 그리는 동안 Backspace는 마지막 점을 지우고 Esc는 취소합니다.

• Gravity(기본으로 켜짐, G로 전환)는 커서를 주변 도형과 인스턴스 박스의 꼭짓점(마름모 표시)과 변(원 표시)에 스냅하여 새 도형이 정확히 맞닿게 합니다.

• DRD(디자인 룰 기반 편집, 기본으로 켜짐)는 그리는 중인 사각형의 최소 간격 후광을 보여 주고, 같은 레이어 도형과의 간격이 최소 간격보다 좁은 곳과 최소 폭보다 좁은 도형을 빨간색으로 표시합니다. 사각형과 패스를 그릴 때, 이동, 복사, 붙여넣기 중에 동작합니다. 배치된 셀 안의 이웃 도형(깊이와 무관)과 제자리 편집 중인 셀 주변 도형도 포함하며, 이동하거나 붙여넣는 인스턴스는 외곽선을 따라 있는 도형으로 검사합니다.

• Magnet(기본으로 켜짐)은 그리거나 옮기는 도형이 이웃에 가까워지면 정확히 최소 간격 위치로 끌어당깁니다.

• Live DRC(기본으로 켜짐)는 편집할 때마다 주변을 룰 덱으로 검사합니다. Live DRC 참고.

• 레이어 탭: T는 커서 아래 도형의 레이어를 활성 레이어로 만듭니다.

• 배선 중 메탈 변경: Path 도구에서 +(또는 = / PageUp)를 누르면 커서 위치에서 패스를 끝내고, 위쪽 배선 레이어로 가는 비아를 놓은 뒤 그 레이어에서 이어 그립니다. -(또는 PageDown)는 아래로 내려갑니다.

• 폴리곤은 기본적으로 맨해튼입니다. 각 점은 이전 점과 수평 또는 수직으로 정렬됩니다. 클릭할 때 Shift(또는 Ctrl)를 누르면 임의 각도가 됩니다. 닫는 변에는 모서리가 하나 추가되어 맨해튼 외곽선이 유지됩니다.

• 패스는 항상 맨해튼입니다. 왼쪽 패널의 **Width (nm)**가 폭을 정하며, 0이면 레이어의 최소 폭을 씁니다. 패스 끝은 폭의 절반만큼 연장됩니다.

• 배선 레이어 위의 라벨은 그 아래 넷의 이름이 됩니다(추출과 LVS에서 사용).

• 비아는 테크놀로지에서 정의됩니다(아래 레이어, 컷, 위 레이어). 영역을 드래그하면 들어갈 수 있는 만큼 컷을 채웁니다.

사각형 그리기 단계별 안내

1. Layers에서 metal1 행을 클릭합니다.
2. R을 누르고 캔버스에서 드래그합니다.
3. Esc를 눌러 Select로 돌아간 뒤 사각형을 클릭하고 인스펙터에 정확한 좌표(x0, y0, x1, y1, 단위 µm)를 입력합니다.

선택과 편집

부분 선택

F4(또는 Edit > Toggle Partial Select)로 부분 선택을 켜고 끕니다. Select에서 변 근처를 클릭하면 그 변(양 끝 꼭짓점) 또는 꼭짓점이 선택되고, Shift+클릭은 추가 / 제거하며, 드래그 박스는 안쪽 꼭짓점을 선택합니다(완전히 안에 든 항목은 통째로 선택). 선택된 변과 꼭짓점은 강조되고 상태 표시줄에 Sel(P): n이 표시됩니다.

S를 누르고 기준점, 목적지를 차례로 클릭하면 선택된 모든 꼭짓점이 이동하며, 맨해튼 도형은 맨해튼으로 유지됩니다(인접한 변이 따라 미끄러짐). Select에서 부분 선택된 도형을 드래그해도 늘어납니다. Esc는 부분 선택을 지웁니다.

폼

각 키는 떠 있는 폼을 열고, 다시 누르면 닫습니다.

오른쪽 패널의 Edit 섹션(무언가 선택했을 때 표시)에는 다음 기능도 있습니다.

• Flatten: 선택한 인스턴스를 그 내용으로 바꿉니다(한 단계).
• Make cell: 선택 항목을 새 셀로 옮기고 그 셀의 인스턴스를 배치합니다.
• Merge: 선택한 도형을 레이어별로 합칩니다.
• Size와 Apply: 선택한 도형을 키우거나(양수 µm) 줄입니다(음수).
• Align(두 개 이상): 왼쪽, 가운데, 오른쪽 변 또는 아래, 가운데, 위 변을 정렬합니다. Space X / Space Y는 세 개 이상의 항목을 같은 간격으로 벌립니다.

화면 이동

위는 기본값인 Virtuoso 상호작용 프로필입니다. Conventional(Settings > Interaction)에서는 휠이 확대 / 축소하고 오른쪽 드래그가 화면을 이동합니다.

바인드키는 마우스가 캔버스 위에 있을 때 캔버스로 전달되며, 캔버스의 폼(q, F3, e, Shift+E)이 위에 열려 있는 동안에도 창의 다른 곳을 클릭할 때까지 유지됩니다. 입력 중인 텍스트 필드나 마우스 아래 폼의 포커스된 컨트롤이 키를 먼저 받습니다.

레이어 연산

선택한 것이 없을 때 Layer operations는 불리언 결과를 계산합니다.

1. 레이어 A, Operation(AND, OR, NOT, XOR, SIZE), 레이어 B(SIZE는 거리 By, µm)를 고릅니다.
2. Output 레이어를 고릅니다.
3. 배치된 셀까지 포함하려면 **Include hierarchy (flattened)**를 체크한 채로 둡니다.
4. Run을 누릅니다. 결과 도형이 출력 레이어에 추가되고 선택됩니다.

불리언 연산, Merge, Size, Chop은 임의 각도 도형(45° 및 임의의 변, GDS / OASIS 또는 폴리곤 도구에서 온 도형)을 정확히 처리합니다. 그리드 점 사이에 떨어지는 교차점은 가장 가까운 데이터베이스 단위로 스냅됩니다. 크기를 조정할 때 수평, 수직, 45° 변은 주어진 거리만큼 움직이고 90° 이상인 모서리는 뾰족하게 유지됩니다. 구멍이 있는 결과는 구멍 없는 폴리곤으로 나뉩니다.

제약 조건, 컴팩션, 비교

이 명령들은 메뉴나 바인드키가 없습니다. 명령 팔레트에서 “Layout Assist: “으로 실행합니다.

• Symmetric About Vertical / Horizontal Axis, Keep Left / Bottom Edges Aligned, Keep Centres Aligned Vertically / Horizontally, Fix In Place는 선택한 항목에 제약 조건을 추가합니다. 구성원 하나를 옮기면 제약이 유지되도록 나머지도 따라 움직입니다. Infer Constraints From Schematic은 회로도의 매칭 소자에 대칭 제약을 추가하고, Remove Constraints는 제약을 지웁니다. 툴바의 Constraints 체크박스는 제약을 화면에 그리며, 오른쪽 패널의 Constraints 섹션은 제약을 나열하고 더 이상 만족하지 않는 제약에 Snap을 제공합니다.
• **Compact (Left, Then Down)**와 Compact Left / Right / Down / Up은 셀의 최상위 항목을 간격 룰이 허용하는 한 한쪽으로 밀어 붙입니다. 연결된 도형과 제약 조건의 구성원은 함께 움직입니다.
• Compare With Saved와 Compare With Git HEAD는 마지막 저장 또는 마지막 커밋 이후 추가되고 삭제된 도형을 그립니다. Next Difference로 차이를 하나씩 이동합니다.

계층

셀 또는 배열 배치

1. I를 누릅니다. 왼쪽 패널에 PCell 변형과 Place cell(순환을 만들지 않는 레이아웃을 가진 다른 모든 셀)이 나열됩니다.
2. 셀을 고르고 Rotation, Mirror about x, Columns, Rows를 설정합니다. 배열 요소는 셀 범위에서 맞닿습니다.
3. 클릭해 배치합니다.

인스턴스를 선택하면 인스펙터에서 위치, 회전, 미러링을 편집할 수 있습니다. Array를 체크하면 Columns, Rows, Column pitch, Row pitch를 가진 배열(GDS AREF)이 됩니다.

표시 깊이

Hierarchy의 levels 필드(키 0~8, 모든 레벨은 9)는 배치된 셀을 몇 단계까지 내용과 함께 그릴지 정합니다(Shift+F 모든 레벨, Ctrl+F 최상위만). 더 깊은 인스턴스는 이름이 붙은 박스로 그려집니다. 없는 셀은 빨간색으로 그려집니다.

큰 설계도 빠르게 유지됩니다. 화면에서 작은 셀은 박스로, 아주 작은 도형은 점으로 축약됩니다.

계층 트리(Edit > Hierarchy Tree, Shift+T)는 현재 셀에 배치된 셀을 개수와 함께 나열하며, 클릭하면 그 셀을 엽니다. Tools > Hierarchy Browser는 프로젝트 전체의 레이아웃 계층과 사용처 목록을 보여 줍니다(도구 참고).

생성기와 필

Tools 메뉴는 활성 레이아웃에 도형을 추가하는 기능도 제공하며, 각각 한 번에 실행 취소할 수 있는 단계로 처리됩니다.

• Layout Generators > Guard Ring: 영역 또는 선택 항목 둘레에 콘택과 metal1 스트랩을 갖춘 p+ 기판 링 또는 n+ nwell 링;
• Layout Generators > Via Array: 두 레이어가 겹치는 모든 곳, 또는 지정 영역을 채우는 비아 배열;
• Layout Generators > Matched Placement: 매칭 트랜지스터를 더미와 함께 common-centroid, interdigitated 또는 2-D common-centroid로 배치;
• Layout Generators > By Example: 같은 회로를 가진 완성 셀(토폴로지로 매칭)처럼 소자를 배치하고 웰, 임플란트, 탭을 복사하며 선택적으로 배선;
• Dummy Fill: 밀도 룰을 맞추도록 사각형 필을 채움.

옵션은 도구를 참고하세요.

PCell

파라미터 셀(nmos, pmos, poly_res, mom_cap, 탭 ntap / ptap)은 테크놀로지로부터 생성되어 pcells 라이브러리에 일반 셀로 저장됩니다(예: nmos_w1000_l180_nf2). 배치하려면 I를 누르고 왼쪽 패널에서 PCell을 고른 뒤 파라미터를 설정하고 클릭합니다. 배치된 PCell을 바꾸려면 선택한 뒤 인스펙터의 PCell 섹션에서 파라미터를 편집하고 Apply를 누릅니다.

PCell과 커스텀 소자에서 파라미터, 변형 저장 방식, PDK가 제공해야 하는 것, 추출이 이해하는 소자 형태(L자형, U자형 액티브 포함), SKILL로 직접 소자 생성기를 작성하는 방법을 다룹니다.

SKILL 스크립트

**Tools > Load SKILL (.il)**은 프로젝트에 Cadence SKILL 파일을 실행합니다. ics skill과 MCP 도구 run_skill은 명령줄과 에이전트에서 같은 일을 합니다. 출력은 로그로 가고, 변경된 모든 레이아웃은 실행 취소할 수 있으며, geGetEditCellView()는 편집기에 열린 셀을 반환합니다.

하단 패널의 CIW 탭(Tools > SKILL CIW, 또는 명령 팔레트의 “CIW”)은 Virtuoso의 Command Interpreter Window와 같은 대화형 SKILL 프롬프트입니다. 변수, 프로시저, 열린 셀뷰는 명령 사이에 유지되며 Tools > Load SKILL로 불러온 파일에서 정의한 모든 것을 포함합니다. 다른 프로젝트를 열면 새 세션이 시작됩니다. Enter는 줄을 실행하고, 괄호나 문자열이 닫히지 않은 줄은 다음 줄로 이어지며(프롬프트에 ... 표시), Up / Down으로 이전 명령을 불러옵니다.

cv = dbOpenCellViewByType("work" "pad" "layout" "maskLayout" "w")
for(i 0 3
  dbCreateRect(cv list("metal1" "drawing") list(i*2:0 i*2+1:1)))
dbCreateInstByMasterName(cv "work" "via_cell" "layout" "I0" 0:5 "R90")
printf("%d shapes\n" length(cv~>shapes))

지원 범위:

• 문법: C 스타일 f(a b)와 Lisp (f a b) 호출, 중위 연산자, x:y 점, obj~>prop, tbl[key], 'quote, ?key 인자, ;와 /* */ 주석, 1.5u 같은 스케일 접미사;
• 제어: if / then / else, when, unless, cond, case, while, for, foreach (mapcar와 테이블도), let, prog / return, setof, exists, errset, error;
• @optional, @key, @rest를 쓰는 procedure / defun, lambda, funcall, apply, mapcar, load; 리스트, 문자열, 수학, printf / sprintf 내장 함수, makeTable 테이블, disembodied property list;
• 레이아웃: dbOpenCellViewByType("r", "w"는 레이아웃을 비움, "a"는 추가. 라이브러리와 셀은 필요할 때 생성), dbCreateRect, dbCreatePolygon, dbCreatePath, dbCreateLabel, dbCreateInst, dbCreateInstByMasterName, dbCreateSimpleMosaic, dbDeleteObject, dbMoveFig, dbCopyFig, dbFindAnyInstByName, dbGetOverlaps, dbTransformPoint / dbTransformBBox; 레이어 불리언 연산 dbLayerAnd, dbLayerOr, dbLayerXor, dbLayerAndNot(cv layer shapes1 shapes2)과 dbLayerSize(cv layer shapes size)는 결과를 layer에 추가하고 새 도형을 반환(임의 각도 도형 포함); dbSave와 dbClose는 아무 일도 하지 않음(프로젝트를 저장하세요). 도형, 인스턴스, 셀뷰의 속성(bBox, points, layerName, xy, orient, shapes, instances 등)은 읽을 수 있고, 기하 속성은 설정할 수도 있음.

좌표 단위는 µm입니다. 레이어는 이름, list(name purpose) 또는 레이어 인덱스로 지정합니다. drawing 이외의 purpose는 먼저 name.purpose 또는 name_purpose라는 이름의 레이어를 찾습니다. 변수는 .il 파일처럼 동적 스코프를 가집니다. 지원하지 않는 것: 회로도 뷰, PCell 정의 (pcDefinePCell. 직접 만드는 소자 생성기 참고), 대화형 hi* / le* 폼, SKILL++(.ils)의 렉시컬 스코프.

GDSII

• **File > Import > GDSII / OASIS…**는 GDS 또는 OASIS 파일을 전체 계층과 함께 새 라이브러리로 읽습니다.
• 툴바의 GDS 또는 **File > Export > Cell GDSII…**는 셀과 그 셀이 배치하는 모든 셀을 씁니다. **Export > Library GDSII…**는 프로젝트의 모든 레이아웃을 씁니다. **Cell OASIS…**와 **Library OASIS…**는 OASIS로 씁니다.

레이어는 GDS layer / datatype으로 매핑됩니다. 테크놀로지에 없는 레이어는 가져올 때 테크놀로지에 추가되므로 잃어버리는 것이 없습니다. 스트림 레이어 맵(Tools > Stream Layer Map, 또는 Virtuoso 레이어 맵 파일)은 내보낼 때 레이어 번호를 바꾸고, 가져올 때 다른 번호를 테크놀로지 레이어에 매핑하거나 버립니다.

LEF와 DEF

LEF 추상(abstract)과 DEF 배치로 OpenROAD 같은 배치 배선 도구와 블록을 주고받습니다.

• 추상: LEF는 테크놀로지 헤더(단위, 그리드, 배선 및 컷 레이어, 기본 비아)로 시작합니다. 각 매크로에는 CLASS, ORIGIN, SIZE(boundary 레이어의 범위, 없으면 셀 전체 범위), 라벨이 붙은 넷마다 배선 레이어 위 도형을 PORT로 가진 PIN(DIRECTION은 그 핀이 구동하거나 구동받는 소자에서 결정, 전원 이름은 USE POWER / GROUND), 그리고 나머지 메탈과 배선 레이어 사이 컷을 위한 OBS가 들어갑니다. 장애물(obstruction)은 병합된 도형(detailed, 기본값), 핀 주변의 레이어별 블록 하나(block), 또는 없음 중에서 고릅니다. 폴리와 확산은 제외됩니다.
• LEF 가져오기는 매크로마다 레이아웃 셀 하나를 만듭니다. boundary 레이어의 박스, 핀 이름 라벨이 붙은 핀 포트, 장애물이 들어갑니다. LEF 레이어 이름은 이름 또는 정규화된 형태로 테크놀로지 레이어에 매칭됩니다(M1, met1, metal1은 같은 레이어).
• DEF 내보내기는 다이 영역, 컴포넌트(배치된 셀. 배열 요소는 name_i_j가 됨), 핀(최상위 라벨), 배치된 셀의 핀 사이 넷을 씁니다. --lef는 배치된 셀의 추상도 함께 씁니다.
• DEF 가져오기는 컴포넌트의 매크로 이름에 해당하는 프로젝트 셀(--lib의 셀 우선, 기본값 work)을 배치하는 최상위 셀을 만들고, 핀 도형과 라벨, boundary 레이어의 다이 영역을 넣습니다. 셀이 없는 매크로는 보고됩니다.

MCP에서는 export_lef, import_lef, export_def, import_def가 같은 일을 합니다.

PCell과 사용자 정의 소자

IC Studio에는 여섯 가지 내장 파라미터 셀(PCell)이 있습니다. PCell은 테크놀로지 정보를 바탕으로 코드가 그리므로, 같은 파라미터로 generic180, SKY130 또는 다른 어떤 PDK에서도 올바른 소자를 얻을 수 있습니다. 내장 PCell로 그릴 수 없는 소자(직사각형이 아닌 액티브, 특수한 콘택 배치, 꺾인 게이트나 45° 게이트)는 SKILL로 생성기를 작성하십시오. 사용자 소자 생성기를 참고하십시오.

내장 PCell

• W는 핑거당 폭입니다. W 1 µm, 핑거 2개인 nmos는 1 µm 트랜지스터 두 개가 병렬로 연결된 것입니다(총 폭 2 µm). 핑거는 S / D / S 순으로 번갈아 놓입니다. 추출은 핑거마다 소자 하나를 보고하고, LVS가 병렬 소자를 병합합니다.
• Device는 테크놀로지가 해당 극성의 MOS 소자를 여러 개 가진 PDK일 때 나타납니다(예: 저Vt, 고Vt 변형). 이때 PCell은 그 소자의 마커 레이어를 그리고, 변형(variant) 이름 끝에 소자 이름이 붙습니다. 기본값은 PDK의 첫 번째 소자입니다.
• 길이는 테크놀로지 그리드에 스냅됩니다. 원점은 액티브(MOS, 탭), 저항 본체 또는 하부 전극의 왼쪽 아래 모서리입니다.
• ntap과 ptap은 배치 팔레트에 없습니다. 회로도 기반 레이아웃이 이를 생성하며, MCP 도구 place_pcell에서도 사용할 수 있습니다.

PCell 배치와 변경

place_pcell은 크기를 µm 단위로 받습니다.

{
  "cell": "work/amp",
  "kind": "nmos",
  "params": { "w": 2, "l": 0.5, "fingers": 4 },
  "x": 0, "y": 0, "rot": 0,
  "name": "M1"
}

MOS 인스턴스 이름을 회로도 소자 이름(M1)과 같게 지정해야 플라이라인과 LVS가 둘을 짝지을 수 있습니다.

변형(variant) 저장 방식

파라미터 조합마다 한 번만 생성되어 pcells 라이브러리에 일반 셀로 저장되며, 이름은 dbu 단위의 파라미터로 정해집니다.

같은 파라미터로 다시 배치하면 기존 변형을 재사용합니다. 인스펙터의 Apply는 인스턴스가 다른 변형을 가리키게 하며, 이전 변형은 pcells에 남습니다(아무 곳에서도 사용하지 않으면 프로젝트 트리에서 삭제하십시오).

변형의 cell.json은 레이아웃과 함께 파라미터("pcell": {"kind": "mos", ...})를 보관하므로, 계층 구조, GDS 내보내기, DRC, 추출에서 일반 셀처럼 다뤄집니다. 테크놀로지를 교체하면 (Tools > Load PDK, ics load-pdk) 데이터베이스 단위가 같은 한 모든 변형이 파라미터로부터 다시 생성됩니다. 변형의 레이아웃을 직접 수정하지 마십시오. 다음 재생성 때 수정 내용이 사라집니다. 먼저 다른 라이브러리로 복사하거나 생성기를 작성하십시오.

테크놀로지가 제공해야 하는 항목

PCell은 테크놀로지 정보만으로 그리므로, 새 PDK에는 다음 항목이 필요합니다 (테크놀로지 참고).

테크놀로지로 만들 수 없는 파라미터는 width 150 is below the minimum 220 (active width / one contact)나 gate length 100 is below the poly minimum width 150 같은 메시지와 함께 거부됩니다. PDK 테스트는 SKY130과 IHP SG13G2의 모든 PCell이 DRC 클린인지 확인합니다. 새 PDK도 각 PCell을 배치하고 DRC를 실행해 같은 방식으로 확인하십시오.

추출이 인식하는 소자 형상

소자는 PCell 파라미터가 아니라 형상(geometry)으로 인식됩니다. 따라서 아래 규칙대로 트랜지스터를 그린 레이아웃이라면 PCell, SKILL 스크립트, GDS 가져오기, 수작업 중 어떤 방식으로 만들었든 추출되고 LVS로 비교됩니다.

직사각형이 아닌 게이트는 확산 영역을 정확히 두 조각(소스와 드레인)으로 나눠야 합니다. 그렇지 않으면 gate ... does not separate two diffusion pieces 경고와 함께 건너뜁니다. 연결성 판단을 위해 모든 레이어의 임의 각도 형상은 좁은 띠로 된 계단 모양(그리드 한 스텝, 최소 10 dbu)으로 대체되므로, 그 위의 배선과 콘택은 그려진 대로 연결됩니다. 소자 크기는 항상 정확한 형상을 사용합니다.

저항도 같은 규칙을 따릅니다. L자형이나 45° 저항 본체는 정확히 두 단자 조각과 이어져야 하고, 스퀘어 수 L / W는 꺾인 게이트와 같은 방식으로 측정됩니다. 임의 각도 형상 근처의 커패시터 면적과 둘레는 정확하게 계산됩니다.

꺾임 보정. 꺾인 게이트의 모서리 사각형을 모두 한 스퀘어로 세는 것(W = 평균 에지)은 1차 근사입니다. 파운드리 덱은 모서리를 대략 반 스퀘어로 세는 경우가 많으므로, PDK [rules]의 bend_corner를 이에 맞춰 설정하십시오.

[rules]
bend_corner = 0.5   # 1(기본값): W = 평균 에지, 0: W = 더 짧은(안쪽) 에지

0.5로 설정하면 위의 L자형 게이트(에지 2.82 µm와 3.18 µm, L 0.18 µm)는 W = 2.91 µm가 됩니다.

DRC도 임의 각도 형상을 검사합니다. 임의 각도 형상 근처에서 width, space, separation, enclosure, extension은 정확한 폴리곤에서 유클리드 거리로 에지 간을 측정하므로, 최소 폭과 최소 간격으로 그린 45° 배선은 클린입니다. 한계값에서 3/4 dbu 이내의 거리는 통과하며(임의 각도 꼭짓점은 그리드로 반올림됨), 예각 모서리는 보고됩니다. 다른 룰은 계단 모양 형상을 기준으로 검사합니다(검증 참고).

내장 PCell은 항상 직사각형 액티브를 그립니다. L자형이나 U자형 소자에는 생성기를 사용하십시오.

사용자 소자 생성기

사용자 정의 PCell(pcDefinePCell)은 지원하지 않습니다. 파라미터 조합마다 셀을 하나씩 만드는 SKILL 프로시저로 같은 일을 할 수 있습니다. Tools > Load SKILL (.il), ics skill 또는 MCP 도구 run_skill로 실행한 다음, 생성된 셀을 다른 셀처럼 I(Place cell)로 배치합니다.

다음 생성기는 액티브가 L자형이고 소스 콘택이 좁은 세로 팔에 있는 NMOS를 그립니다(generic180 레이어 이름 사용).

; L자형 액티브의 NMOS: 소스 콘택이 세로 팔에 위치합니다.
procedure(nmosL(lib w l)
  let((name cv gx dx top)
    name = sprintf(nil "nmosL_w%d_l%d" round(w*1000) round(l*1000))
    cv = dbOpenCellViewByType(lib name "layout" "maskLayout" "w")
    gx = 1.0                     ; 게이트 왼쪽 에지
    dx = gx + l + 0.3            ; 드레인 콘택 왼쪽 에지
    top = w + 1.2                ; 소스 팔의 위쪽 끝
    dbCreatePolygon(cv "active" list(0:0 dx+0.32:0 dx+0.32:w 0.42:w 0.42:top 0:top))
    dbCreateRect(cv "poly" list(gx:-0.25 gx+l:w+0.4))
    dbCreateRect(cv "nplus" list(-0.2:-0.4 dx+0.52:top+0.2))
    foreach(c list(list(0.1 top-0.32 "S") list(dx w/2-0.11 "D"))
      let((x y)
        x = car(c)  y = cadr(c)
        dbCreateRect(cv "contact" list(x:y x+0.22:y+0.22))
        dbCreateRect(cv "metal1" list(x-0.06:y-0.06 x+0.28:y+0.28))
        dbCreateLabel(cv "metal1" x+0.11:y+0.11 caddr(c) "centerCenter" "R0" "roman" 0.1)))
    dbCreateLabel(cv "poly" gx+l/2:w+0.3 "G" "centerCenter" "R0" "roman" 0.1)
    name))

foreach(p list(list(1.0 0.18) list(2.0 0.5))
  printf("%s\n" nmosL("mylib" car(p) cadr(p))))

ics skill myproj nmos_l.il
ics extract myproj mylib/nmosL_w1000_l180   # M1 D G S sub nmos w=1u l=0.18u
ics drc myproj mylib/nmosL_w1000_l180       # 0 violation(s)

팁:

• 셀 이름에는 영문자, 숫자, _, -만 쓸 수 있습니다. 크기는 1.0이 아니라 nm 단위(w1000)로 표기하십시오.
• 모드 "w"는 셀을 비우므로, 스크립트를 다시 실행하면 모든 변형이 다시 생성됩니다.
• 단자 레이블은 배선 레이어(metal1, poly)에 붙이십시오. 배치된 셀 안의 레이블은 그 셀 내부에서만 유효하지만, 셀 자체의 LVS에서는 셀 내부 넷의 이름이 됩니다.
• 점 목록에서 다른 점 뒤에 오는 음수 좌표는 괄호로 감싸십시오(1.5:1.5 (-0.3):1.5). 그렇지 않으면 마이너스가 뺄셈으로 해석됩니다.
• 룰을 하드코딩하지 말고 PDK에서 읽어 오십시오. 각 변형은 ics drc와 ics extract로 확인하십시오.

내장 PCell 종류 추가

새 내장 종류는 crates/ics-core/src/pcell.rs에 Rust 코드로 작성합니다.

1. enum PCell에 dbu 단위 파라미터를 갖는 변형을 추가합니다.
2. kind_name, variant_name, summary, generate를 확장하고(테크놀로지의 role, 비아, 룰로 그리는 gen_* 함수 작성), 배치 팔레트에 넣으려면 defaults도 확장합니다.
3. pcell_params(crates/ics-studio/src/layout_view/edit.rs)에 파라미터 편집기를 추가하고, pcell_from과 place_pcell 스키마(crates/ics-mcp/src/tools.rs)에 종류를 추가합니다.
4. 추출이 새로운 소자 유형으로 인식해야 한다면 extract.rs와 lvs.rs를 확장합니다.
5. 테스트를 추가합니다. generic180과 pdk.rs의 PDK 테스트에서 DRC 클린인지, 생성된 레이아웃이 추출되는지 확인합니다.

검증: DRC, 추출, LVS

검증 도구는 Verify 메뉴와 Layout 워크스페이스의 오른쪽 패널에 있습니다. 활성 셀의 평탄화된 레이아웃을 대상으로 백그라운드에서 실행되며, 실행 중에는 패널에 진행 상황과 Cancel 버튼이 표시됩니다. 레이아웃을 편집하면 패널에 결과가 최신이 아니라는 표시가 나타납니다.

디자인 룰 검사(DRC)

1. 셀의 레이아웃을 엽니다.
2. Design Rule Check 섹션에서 Run DRC를 누릅니다(또는 Verify > Run DRC).
3. 결과는 No violations이거나, 룰별로 묶이고 룰마다 개수가 표시된 목록입니다. 캔버스에 마커가 그려집니다.
4. 룰을 펼치면 설명과 위반 위치가 보입니다. 위치를 클릭하면 그곳으로 확대됩니다.
5. Clear는 결과와 마커를 지웁니다.

룰은 테크놀로지의 덱에서 옵니다. Rule deck을 펼치면 덱을 그 자리에서 보고 편집할 수 있습니다. Run DRC는 편집한 텍스트를 바로 사용하고, Save to technology는 프로젝트의 tech.json에 저장하며, Reset은 테크놀로지의 레이어 룰과 비아 룰에서 유도한 덱으로 되돌립니다. 문법 오류는 줄 번호와 함께 나열됩니다. 덱 문법은 테크놀로지를 참고하세요. Rule Designer…(또는 Tools > DRC Rule Designer)는 덱을 폼으로 편집하고 생성된 패턴으로 모든 룰을 자체 테스트합니다. DRC Rule Designer를 참고하세요.

density 룰을 통과하지 못한 레이어는 Tools > Dummy Fill로 채울 수 있습니다 (Dummy Fill 참고).

모서리 사이 거리는 유클리드 거리입니다. 임의 각도(예: 45°) 도형은 width, space, separation, enclosure, extension으로 정확히 검사합니다. 거리는 실제 폴리곤의 변과 변 사이에서 측정하고, 한계값에서 3/4 dbu 이내의 거리는 통과시키며(45° 선을 벗어난 꼭짓점은 그리드에 반올림되므로), 예각 모서리는 표시합니다. 나머지 룰(area, density, antenna와 유도 선택)은 임의 각도 도형을 10 dbu 폭 띠의 계단 모양으로 봅니다.

Live DRC

레이아웃 툴바의 Live DRC 체크박스는 편집할 때마다 주변을 백그라운드에서 덱으로 다시 검사하고, 위반이 생기는 즉시 점선 박스로 그립니다. 마우스를 올리면 해당 룰이 보입니다. 위반에 대한 Quick Fix(Ctrl+.)는 최상위 도형의 편집 후보(형태 변경, 이동, 추가)를 제시하며, 각 후보는 먼저 DRC로 검사되어 clean 또는 새로 생기는 위반 개수가 표시됩니다. Live DRC가 꺼져 있으면 켭니다. Fix All Violations(명령 팔레트)는 더 이상 도움이 되는 수정이 없을 때까지 수정을 적용하며, 한 번에 실행 취소할 수 있는 단계로 처리됩니다. 배치된 셀 안의 도형은 바꾸지 않습니다.

Live DRC는 증분적이고 계층적이어서 큰 레이아웃에서도 빠릅니다.

• 마지막 검사 결과를 보관하고, 편집 후에는 바뀐 영역에서 덱의 영향 거리 안쪽만 다시 검사합니다.
• 배치된 셀은 한 번만 검사하고 그 결과를 모든 배치에 재사용합니다. 부모 셀에서는 상호작용 영역, 즉 배치끼리 겹치거나 가까워지는 곳, 또는 부모 자신의 도형과 가까운 곳만 평탄화된 도형으로 다시 검사합니다. 조각 전체에 대한 룰(area, separation, enclosure)은 영역 안의 모든 조각이 온전해질 때까지 영역을 넓히므로, 위반 결과가 평탄 검사와 같습니다.
• 전역 룰(antenna, density)은 평탄화된 셀 전체를 검사하는 Run DRC에 맡깁니다.

연결성 추출

1. Connectivity 섹션에서 Extract를 누릅니다(또는 Verify > Extract Nets).
2. 요약에 넷 수와 NMOS / PMOS 트랜지스터 수가 표시됩니다.
3. Nets에서 넷을 클릭하면 강조됩니다. Pick nets를 체크하고 캔버스에서 도형을 클릭하면 그 도형이 속한 넷이 강조됩니다.
4. Devices는 각 트랜지스터의 W, L, 단자 넷을 나열합니다. 클릭하면 게이트로 확대됩니다.

Tools > Net Browser는 추출된 넷을 레이어, 면적, 트랜지스터 단자, 배선 커패시턴스와 함께 정렬 가능한 표로 보여 줍니다. 넷을 클릭하면 강조하고 확대합니다(Net Browser 참고).

추출기 동작 방식:

• 도전 레이어는 비아로 연결되는 레이어입니다. 확산은 active에서 poly를 뺀 영역입니다.
• 트랜지스터는 active 위의 poly입니다. pplus 안에 있으면(임플란트가 없으면 nwell 안에 있으면) PMOS입니다. L은 게이트를 가로질러 측정하고, W는 면적 / L입니다. 꺾인 게이트, 링 게이트, 45° 게이트는 소스와 드레인 변 길이의 평균으로 W를 구하고 PDK의 bend_corner 보정을 적용합니다 (소자 형태 참고).
• 임의 각도 도형은 연결성 계산에서는 촘촘한 계단 모양으로 근사하고, 게이트 W / L은 정확한 도형으로 구합니다.
• 저항은 테크놀로지의 [[resistor]] 본체입니다. 마커 레이어 아래에 있는 도전 레이어로, 두 단자 조각 사이에 놓입니다. R = 면저항 × 스퀘어 수(L / W, 꺾인 본체는 꺾인 게이트처럼 측정).
• 커패시터는 마커 레이어 아래에서 아래 판과 위 판이 겹치는 [[capacitor]] 영역입니다. C = 면적 × 면적 커패시턴스(+ 둘레 × 둘레 커패시턴스). 테크놀로지와 poly_res / mom_cap PCell을 참고하세요.
• 넷 이름은 최상위 셀의 도전 레이어 위 라벨에서 옵니다. 이름 없는 넷은 netN이 됩니다.
• 경고는 도전 도형 위에 있지 않은 라벨, 서로 단락된 두 라벨, 연결되지 않은 여러 조각에 붙은 라벨을 보고합니다.

레이아웃 대 회로도 비교(LVS)

1. 셀에 회로도와 레이아웃이 모두 있어야 합니다. 소자 이름은 일치하지 않아도 되지만, 레이아웃 핀의 라벨(in, out, vdd 등)이 도움이 됩니다. 같은 넷 이름이 비교의 기준점이 됩니다.

2. Run LVS를 누릅니다(또는 Verify > Run LVS).

3. 결과는 Layout matches schematic이거나 차이 목록이며, 각 차이에는 태그가 붙습니다.

   • [missing]: 레이아웃에서 찾지 못한 회로도 소자,
   • [extra]: 회로도에 없는 레이아웃 소자,
   • [param]: W나 L, 저항값이나 커패시턴스, 또는 소자 모델이 다름(크기와 값은 1 % 넘게 다를 때),
   • [net]: 연결이 다른 넷.

   위치가 있는 차이를 클릭하면 그곳으로 확대됩니다.

비교 규칙:

• MOS 트랜지스터, 저항, 커패시터를 비교합니다. 전압원과 전류원은 무시하고, 그 밖의 회로도 소자(다이오드, 인덕터)는 추출되지 않은 것으로 보고합니다.
• 같은 단자(MOS는 L도 같음)를 가진 병렬 소자는 합칩니다. MOS 폭과 커패시턴스는 더하고, 저항은 컨덕턴스로 합성합니다. 멀티 핑거 레이아웃은 단일 회로도 소자와 매칭되며, 회로도의 m은 W에 곱해집니다.
• 같은 모델의 저항이 다른 무엇과도 닿지 않는 이름 없는 넷을 통해 직렬로 연결되면 하나로 합쳐지므로, 여러 세그먼트로 그린 저항이 회로도 저항 하나와 매칭됩니다. 그 사이에 라벨이 붙은 넷이 있으면 합치지 않습니다. 합쳐진 소자는 이름을 +로 이어서 보고합니다.
• 저항이나 커패시터의 모델은 회로도에 모델 이름이 있을 때만 비교합니다.
• 벌크 단자는 무시합니다.
• 더미 핑거처럼 항상 꺼져 있는 소자(게이트가 벌크에 묶인 경우)는 제외합니다.
• 넷 이름은 대소문자를 구분하지 않고 비교하며, 0, gnd, vss는 같은 것으로 취급합니다.

데모 셀 cmos_inverter에는 의도적으로 LVS 지적 사항(PMOS 폭과 부하 커패시터)이 있습니다. nand2, nor2, ring_osc5, current_mirror, ota5t, sram6t, aps3t, full_adder, ota2s는 깨끗합니다.

IR 강하와 일렉트로마이그레이션

오른쪽 패널의 IR Drop / EM 섹션(명령 팔레트의 IR drop / EM analysis도 같음)은 넷 하나를 분석합니다. 보통 vdd나 gnd 같은 전원 넷입니다.

1. Net 이름을 입력합니다. 넷에는 최상위 셀의 라벨이 있어야 합니다. 라벨이 패드가 되며 패드 전압으로 고정됩니다.
2. mA / device를 설정합니다. 넷 위의 모든 소자가 끌어가는 전류입니다. 0이면 회로도의 동작점을 시뮬레이션하여 각 MOS가 자신의 드레인 전류를 끌어갑니다.
3. Run IR / EM을 누릅니다.

면저항이 있는 레이어 위의 넷 배선은 타일로 잘리고, 타일 사이의 저항과 각 비아 컷의 저항으로 연결됩니다. 소스나 드레인이 넷에 연결된 모든 MOS는 게이트에서 가장 가까운 타일에서 전류를 끌어가며, 네트워크를 풀어 패드로부터의 전압 강하를 구합니다. 그라운드 넷으로 되돌아오는 전류는 끌어가는 전류가 만드는 강하만큼 전압 상승을 만듭니다.

• 요약에는 노드, 저항, 패드, 부하와 총 전류, 그리고 최악의 강하와 그 위치가 표시됩니다. 어느 패드에도 연결되지 않은 타일은 보고됩니다.
• 캔버스에 강하의 히트맵이 파란색(0 V)부터 빨간색(최악의 강하)까지 표시됩니다.
• EM은 배선 폭 µm당 전류를 레이어의 한계와, 비아 컷당 전류를 비아의 한계와 비교합니다. 위반은 목록으로 나열되고(클릭하면 확대) 캔버스에 빨간색 윤곽으로 표시됩니다.

한계값은 테크놀로지에서 옵니다. 레이어의 기생 계수(PDK 파일의 [[cap]])에 있는 em(폭 µm당 A)과 resistance(스퀘어당 Ω), 그리고 [[via]]의 em(컷당 A)과 resistance(컷당 Ω)입니다. 한계값이 0이면 검사하지 않습니다. generic 테크놀로지에는 예시 값이 들어 있습니다. 명령줄에서는 ics emir <project> <cell> --net vdd [--currents FILE] [--json](EM 위반 시 종료 코드 1), MCP에서는 emir 도구를 사용합니다.

외부 도구로 사인오프

내장 검사는 빠르고 반복 작업에 적합합니다. 사인오프를 위해 테크놀로지에 파운드리나 PDK 덱을 외부 도구로 실행하는 **런셋(runset)**을 등록할 수 있습니다.

Layout 워크스페이스에서 테크놀로지에 런셋이 있으면 Sign-off 섹션이 나타납니다. Runset을 고르고 **Run **을 누릅니다(또는 Verify > Run Sign-off Runset). IC Studio는 셀과 그 셀이 배치하는 모든 셀을 새 임시 폴더의 <cell>.gds로 쓰고, LVS용으로 회로도를 .subckt로 함께 쓴 뒤, 그 폴더에서 도구를 실행하고 리포트를 읽습니다.

• DRC 위반은 내장 DRC처럼 캔버스에 마커로 표시됩니다. 도구가 하위 셀 안에서 보고한 위반은 하위 셀 좌표를 유지하고 셀 이름을 표시합니다.
• LVS는 레이아웃의 일치 여부와 도구의 메시지를 보여 줍니다.
• 폴더(결과 아래에 표시)에는 입력, 리포트, 도구 로그가 남습니다.

각 도구를 호출하는 방식:

• KLayout: klayout -b -r DECK -rd input=CELL.gds -rd topcell=CELL -rd report=FILE, LVS에는 -rd schematic=CELL_sch.cir와 런셋의 vars를 추가합니다. 변수 이름은 klayout = { input = "...", topcell = "...", report = "...", schematic = "..." }로 바꿀 수 있습니다.
• Calibre: 제어 파일이 LAYOUT PATH, LAYOUT PRIMARY, LAYOUT SYSTEM, ASCII 결과 데이터베이스 (DRC) 또는 SOURCE PATH / LVS REPORT(LVS)를 설정하고, 변수마다 #DEFINE을 추가한 뒤 덱을 INCLUDE합니다. 덱 자체에서는 이 구문들을 설정하면 안 됩니다. 그다음 calibre -drc -hier 또는 calibre -lvs -hier -spice를 실행합니다.
• netgen: netgen -batch lvs "CELL_lay.cir CELL" "CELL_sch.cir CELL" SETUP REPORT.

회로도 넷리스트는 런셋의 skip에 있는 소자 문자(기본값 V와 I)를 제외하고, 그라운드 넷의 이름을 ground(기본값 gnd)로 지정합니다. 실행 파일은 일반적인 설치 경로와 PATH에서 찾으며, ICS_KLAYOUT, ICS_CALIBRE, ICS_NETGEN을 설정해 바꿀 수 있습니다.

런셋은 PDK 파일([[signoff]]) 또는 tech.json의 signoff 배열에서 옵니다.

"signoff": [
  {"name": "KLayout DRC", "tool": "klayout", "check": "drc", "deck": "/pdk/rules.drc",
   "vars": {"feol": "true"}},
  {"name": "Calibre LVS", "tool": "calibre", "check": "lvs", "deck": "/pdk/calibre.lvs",
   "skip": ["V", "I", "C"]}
]

명령줄에서

ics drc myproj nand2 [--deck rules.drc]   # 위반 시 종료 코드 1
ics extract myproj nand2                  # 추출된 SPICE 넷리스트
ics lvs myproj nand2                      # 차이가 있으면 종료 코드 1
ics emir myproj nand2 --net vdd           # EM 위반 시 종료 코드 1
ics signoff myproj nand2                  # 사인오프 런셋 목록
ics signoff myproj nand2 "KLayout DRC"    # 하나 실행. 위반 / 불일치 시 종료 코드 1

이 종료 코드 덕분에 검사를 CI에서 사용할 수 있습니다. 명령줄을 참고하세요.

회로도 기반 레이아웃

IC Studio는 회로도로부터 레이아웃을 만들 수 있습니다. 트랜지스터를 PCell로 배치하고, 아직 연결되지 않은 부분을 플라이라인으로 표시한 뒤, 이를 배선합니다.

단계별 진행

1. 회로도를 그리고 시뮬레이션합니다. 외부 넷에는 레이블(in, out, …)을 붙이고, 전원 레일에는 Ground와 Supply 심볼을 사용합니다.
2. 셀이 활성화된 상태에서 Verify > Generate Layout from Schematic을 선택합니다. 셀에 레이아웃 뷰가 없으면 새로 만들어지고, 플라이라인이 켜진 상태로 Layout 워크스페이스가 열립니다.
3. 배치를 확인합니다. 원하면 소자를 옮겨도 됩니다. 이름이 회로도와의 연결을 유지합니다.
4. Verify > Route Flylines를 선택해 남은 연결을 배선합니다.
5. LVS가 외부 넷을 식별할 수 있도록 메탈 위에 핀 레이블을 추가합니다(Label 도구, L).
6. DRC와 LVS를 실행한 다음(검증 참고), Include layout parasitics를 켜고 시뮬레이션합니다.

각 단계는 Ctrl+Z로 되돌릴 수 있습니다. 콘솔에는 배치, 건너뜀, 매칭, 배선된 항목이 표시됩니다.

데모: 자동 배치 배선

데모 셀 full_adder(트랜지스터 28개)와 ota2s(공통 중심 입력 쌍과 미러를 갖춘 2단 OTA)의 레이아웃은 이 흐름만으로 만들어졌습니다. 레이아웃을 지우고(Ctrl+A, Delete) 위의 두 명령을 실행하면 과정을 직접 볼 수 있습니다. 데모 갤러리에 전체 스크립트가 있습니다.

배치

• 각 NMOS와 PMOS는 회로도 소자 이름(M1)을 딴 PCell 인스턴스가 됩니다. W와 L은 소자의 w, l 파라미터에서 가져오고, m은 소자 수를 곱합니다. 폭이 5 µm보다 큰 소자는 핑거로 나뉩니다. PDK를 사용하면 회로도의 모델이 PCell의 소자(그리고 저Vt 모델의 lvtn 같은 마커 레이어)를 결정합니다.
• PMOS 소자는 NMOS 행 위에 행을 이루며, 게이트는 두 행 사이의 채널을 향합니다.
• 유형과 폭이 같고 소스 / 드레인 넷을 공유하는 이웃 소자는 확산을 공유하며 맞붙여 배치됩니다.
• 웰과 임플란트는 행마다 합쳐지고, 각 행 끝에는 그 행의 벌크 넷에 연결된 벌크 탭(PMOS 행에는 ntap, NMOS 행에는 ptap)이 놓입니다.
• 레이아웃에 이미 있는 소자(이름 기준)는 그대로 두므로, 회로도에 소자를 추가한 뒤 다시 생성할 수 있습니다.
• 레이아웃 생성기가 없는 소자(R, C, L, 다이오드, 소스)는 건너뛰고 콘솔에 나열됩니다.

매칭 소자

차동 쌍과 전류 미러는 자동으로 감지됩니다.

• 차동 쌍: 유형, W, L, m이 같고, 레일이 아닌 공통 소스 넷을 가지며, 게이트와 드레인이 서로 다른 두 소자.
• 전류 미러: 유형과 L이 같고 게이트와 소스를 공유하며, 게이트가 한 소자의 드레인에 연결된 소자들.

같은 match 파라미터를 지정해 소자를 명시적으로 묶을 수도 있고, match=none으로 소자를 제외할 수도 있습니다. 인스펙터에는 표준 파라미터만 표시되므로, 셀의 schematic.json에서 소자의 params에 match(와 match_rows)를 추가하십시오.

"params": { "model": "nmos", "w": "4u", "l": "500n", "m": "1", "match": "pair1" }

매칭 그룹은 <device>.<k>(예: M1.1, M1.2)라는 이름의 동일한 단위 핑거로 나뉘어 공통 중심 순서(ABBA)로 배치됩니다. 단위가 8개 이상인 그룹이나 match_rows=2인 그룹은 교차 결합된 두 행(ABBA / BAAB)을 사용하고, match_rows=1은 한 행으로 강제합니다. 각 단위 행의 양 끝에는 게이트가 벌크에 연결된 더미 핑거가 놓입니다. 더미는 항상 꺼져 있으므로 LVS는 이를 무시합니다.

콘솔은 각 그룹의 결과를 보고합니다. 예: A, B: matched as ABBA (A = M1, B = M2). 매칭하지 못했다면 그 이유를 보고합니다.

플라이라인

레이아웃 툴바의 Flylines 체크박스를 켜면, 레이아웃에서 아직 연결되지 않은 회로도 연결마다 넷 이름이 표시된 점선이 그려집니다. 편집할 때마다 갱신되므로 수작업으로 배선하면서 플라이라인이 사라지는 것을 확인할 수 있습니다.

라우터

Route Flylines는 폴리 위의 배선 메탈 레이어(generic 테크놀로지에서는 metal1, metal2, metal3)에서 메이즈 라우터(A* 탐색)를 실행합니다.

• 배선 그리드는 소자 단자에 정렬됩니다. 배선은 비아가 들어가는 단일 폭을 가지며, 트랙 사이에는 DRC 간격이 확보됩니다.
• 기존 형상은 피해 갑니다. 짧은 넷을 먼저 배선하고, 서로 막는 넷은 뜯어내고(rip-up) 다시 배선합니다.
• Metal1은 비용이 높고 상위 레이어마다 선호 방향이 있으므로, 긴 배선은 상위 메탈로 올라갑니다.

배선 후 완전히 연결된, 이름이 있는 모든 회로도 넷(레이블과 전원. 접지 심볼은 gnd가 됨)에는 단자 중 하나에 텍스트 레이블이 붙습니다. 단, 최상위 셀에 같은 이름의 레이블이 이미 있으면 붙이지 않습니다. 레이블은 첫 번째 메탈 또는 PDK가 넷 레이블용으로 지정한 레이어 ([[pin_label]], 예: SG13G2의 Metal1.text)에 놓이므로, 외부 LVS 덱이 레이아웃의 포트를 회로도 이름으로 인식할 수 있습니다.

콘솔 요약에는 배선된 넷, 연결, 비아, rip-up 수가 표시됩니다. 배선하지 못한 넷은 이유(단자가 도전성 형상 위에 없음, 또는 도달하지 못한 조각)와 함께 플라이라인으로 남습니다. 수작업으로 마무리한 뒤 다시 배선하십시오.

크로스 프로빙

회로도에서 소자를 선택하고 레이아웃으로 전환하면 이름이 같은 인스턴스(단위 핑거 포함)가 선택됩니다. 반대 방향도 마찬가지입니다.

명령줄 또는 에이전트에서

ics route myproj nand2 --place   # 누락된 소자 배치, 배선, 저장. 넷이 남으면 종료 코드 1

MCP 서버는 generate_layout, flylines, route를 제공합니다(MCP 서버 참고).

테크놀로지

프로젝트의 테크놀로지(PDK)는 프로젝트 폴더의 tech.json에 들어 있습니다. 레이어와 GDS 번호, 표시 스타일, 간단한 폭 / 간격 룰, 비아, 기생 성분 추출용 전기 계수, DRC 룰 덱을 정의합니다. tech.json이 없는 프로젝트는 내장 generic180 테크놀로지를 사용합니다.

generic180

새 프로젝트와 데모에서 쓰는 일반적인 180 nm급 테크놀로지입니다. 1 dbu = 1 nm, 그리드 10 nm입니다.

배선 레이어는 poly와 metal1~metal3입니다. 비아: contact(active에서 metal1), polycon(poly에서 metal1), via1, via2.

tech.json

최상위:

레이어:

{
  "name": "metal1", "gds_layer": 7, "gds_datatype": 0,
  "color": [80, 140, 255, 160], "fill": "hatch",
  "min_width": 230, "min_spacing": 230, "routing": true
}

• fill: solid, hatch, backhatch, cross, dots, outline 중 하나.
• min_width, min_spacing: dbu 단위. 0이면 검사하지 않습니다. min_area(선택): dbu² 단위. PCell 콘택 판과 라우터 비아 패드가 이 값에 도달하도록 커집니다.
• routing: 배선 레이어는 넷 라벨을 담고 추출과 라우터에서 사용됩니다.

비아: name, bottom, cut, top(레이어 이름), cut_size, cut_spacing, enc_bottom, enc_top(dbu), resistance(컷당 Ω), em(선택. 컷당 A 단위의 일렉트로마이그레이션 한계, IR 강하와 일렉트로마이그레이션 참고).

기생 계수(caps)는 레이어마다 한 항목입니다: layer, area(aF/µm²), fringe(변 µm당 aF), coupling(aF. 평행한 이웃에 대해 coupling * length / spacing을 더함), resistance(스퀘어당 Ω), em(선택. 배선 폭 µm당 A 단위의 일렉트로마이그레이션 한계).

DRC 룰 덱

덱은 한 줄에 구문 하나씩 쓰는 일반 텍스트입니다. #은 주석을 시작합니다. 길이는 µm, 면적은 µm² 단위입니다. 키워드와 레이어 이름은 대소문자를 구분하지 않습니다. 모든 룰에 선택적으로 NAME: 접두사를 붙일 수 있으며, 없으면 metal1.W나 contact.EN.metal1 같은 이름이 생성됩니다. #@ text 줄은 다음 룰의 설명이 되어, 생성된 설명 대신 위반과 함께 보고됩니다.

룰

유도 레이어

NAME = A and B
NAME = A or B
NAME = A not B        # A에서 B를 뺌
NAME = A xor B
NAME = A size DIST    # 키움(DIST가 음수면 줄임)
NAME = A wide MIN     # A에서 폭이 MIN 이상인 부분
NAME = A interact B   # B와 겹치거나 닿는 A 조각
NAME = A inside B     # B 안에 완전히 들어 있는 A 조각
NAME = A outside B    # B와 겹치지 않는 A 조각
NAME = A enclose B    # B 조각 하나를 통째로 포함하는 A 조각
NAME = A touch B      # B와 겹치지 않고 닿기만 하는 A 조각
NAME = A not interact B   # (not inside, not outside, not enclose, not touch도 가능)
NAME = A area MIN MAX # MIN <= 면적 < MAX인 조각(µm². MAX는 inf 가능)
NAME = holes A        # A의 각 조각이 둘러싼 빈 영역
NAME = extents A      # A의 각 조각의 바운딩 박스

조각(piece)은 레이어에서 변으로 연결된 부분입니다. 유도 레이어는 테크놀로지 레이어와 앞서 정의한 유도 레이어를 사용할 수 있고, 어떤 룰에서든 쓸 수 있습니다. flag를 쓰면 어떤 유도 레이어든 검사가 됩니다. 예를 들어 떠 있는 폴리는 다음과 같습니다.

floating = poly not interact active
PO.FLOAT: flag floating

SVRF 덱

SVRF(Calibre 룰 언어)로 작성한 덱은 자동으로 인식되어 위 룰로 변환되므로, 파운드리 스타일 덱을 내장 엔진에서 실행할 수 있습니다. 덱을 쓰는 모든 곳에서 동작합니다: Rule deck 편집기, tech.json이나 PDK 파일의 drc_deck, ics drc --deck rules.svrf, tool = "builtin"인 런셋. 파일에서 읽을 때 INCLUDE는 그 파일 기준 상대 경로로 해석됩니다.

변환되는 것:

• 주석, #DEFINE / #UNDEFINE / #IFDEF / #IFNDEF / #ELSE / #ENDIF, 숫자 VARIABLE.
• LAYER MAP g DATATYPE d n과 LAYER name n .... 레이어 번호는 그 GDS layer와 datatype을 가진 테크놀로지 레이어에 매핑됩니다(LAYER MAP이 없으면 모든 datatype).
• 레이어 연산 AND, OR, NOT, XOR, [NOT] INTERACT / INSIDE / OUTSIDE / ENCLOSE / TOUCH, SIZE a BY d [OVERUNDER | UNDEROVER], HOLES, EXTENTS, COPY, AREA, 괄호.
• 룰 검사 NAME { @ comment ... }와 INT a < d(width), EXT a < d(space), EXT a b < d(separation), ENC a b < d(enclosure), AREA a < x, DENSITY a < x | > x WINDOW w STEP s, 또는 임의의 레이어 식(식의 모든 도형이 보고됨). @ 주석은 위반의 설명이 됩니다.

사양 및 LVS 구문(LAYOUT, DRC, PRECISION, CONNECT, DEVICE 등)은 건너뜁니다. 측정 방식을 바꾸는 검사 수식어(OPPOSITE, PROJECTING, PARALLEL 등)는 안내 메시지와 함께 무시하고, 출력 형태만 바꾸는 수식어(REGION, SINGULAR, ABUT)는 조용히 무시합니다. 엣지 연산, WITH WIDTH, 두 레이어 INT 같은 나머지는 해당 룰 검사를 제외합니다. 이런 경우는 모두 줄 번호와 함께 나열됩니다: 룰 덱 아래의 SVRF notes, ics drc의 note: 줄, MCP의 deck_notes. 내장 측정은 맨해튼이며 모서리에서는 유클리드 거리를 쓰므로, 사인오프는 같은 덱을 Calibre에서 실행하세요 (검증 참고).

예제

# 폴리와 게이트
width poly 0.18
space poly 0.24
gate = poly and active
GATE.EX: extension poly active 0.22
width gate 0.18

# metal1, 넓은 메탈 옆에서는 더 큰 간격
width metal1 0.23
space metal1 0.23
m1w = metal1 wide 10
M1.WIDE.S: separation m1w metal1 0.6
area metal1 0.2

# 콘택과 비아
enclosure contact active 0.1
enclosure contact metal1 0.06
enclosure via1 metal1 0.06

antenna metal1 400
density metal1 20 80 100

테크놀로지에 drc_deck이 없으면 IC Studio는 레이어의 min_width, min_spacing, min_area, 비아 컷 크기, 간격, 인클로저, active 위 poly 연장, 안테나 룰, PDK의 drc_extra 줄로부터 덱을 유도합니다. Layout 워크스페이스에서 Rule deck을 열면 덱을 보고 편집하고 Save to technology로 저장할 수 있습니다. DRC Rule Designer는 같은 덱을 폼으로 편집합니다. 명령줄에서는 별도 파일을 쓸 수 있습니다: ics drc <project> <cell> --deck rules.drc.

PDK 파일

PDK 파일은 공정 전체를 기술하는 TOML 파일 하나입니다. 룰을 포함한 레이어, 비아, 레이어 역할, MOS 소자, SPICE 모델 라이브러리가 들어갑니다. 저장소에는 pdks/sky130A.toml(SkyWater SKY130)과 pdks/ihp-sg13g2.toml(IHP SG13G2, 1.2 V 및 3.3 V MOS 소자, Metal1~TopMetal2)이 포함되어 있습니다. 둘 다 $PDK_ROOT를 통해 설치된 PDK에서 모델과 사인오프 덱을 읽습니다.

• GUI: File > Import > PDK…(또는 명령 팔레트의 Load PDK…)
• CLI: ics load-pdk myproj pdks/sky130A.toml
• MCP: load_pdk 도구

파일 안의 길이는 µm 단위입니다. 상대 경로는 PDK 파일 기준이고, ${VAR}는 환경 변수로 확장되므로 모델 라이브러리가 설치된 PDK 안을 가리킬 수 있습니다.

[models]
path = "${PDK_ROOT}/sky130A/libs.tech/ngspice/sky130.lib.spice"
corners = ["tt", "ff", "ss", "sf", "fs"]
default = "tt"
length_unit = "um"   # 모델이 W / L을 µm로 받음

주요 섹션:

PDK를 쓰면 달라지는 점:

• 추출은 역할 레이어에서 게이트를 찾고, 각 트랜지스터에 같은 극성의 [[device]] 중 layers가 모두 게이트를 덮고 exclude 레이어는 덮지 않는 첫 번째 소자의 이름을 붙입니다(예: 저 Vt 소자의 lvtn).
• 넷리스트는 회로도 모델 nmos / pmos를 극성별 첫 번째 소자에 매핑하고, subckt 소자는 X 소자로 쓰며, Simulation 워크스페이스에서 고른 코너로 모델 라이브러리를 .lib로 불러옵니다. PDK 모델에는 ngspice가 필요합니다.
• LVS는 소자 모델도 비교합니다.
• PCell, 회로도 기반 레이아웃, 라우팅은 역할 레이어, 비아, 룰을 사용합니다. 프로젝트에 이미 있는 PCell 변형은 다시 생성됩니다.
• MOS PCell은 PDK의 어떤 [[device]]든 될 수 있으며, 그 경우 해당 마커 layers를 그립니다 (예: 저 Vt 소자 둘레의 lvtn, 확산 너머 marker_enc). 회로도 기반 레이아웃은 회로도 모델로 소자를 고르므로, 회로도의 저 Vt 트랜지스터는 그 소자로 배치되고 추출되고 비교됩니다. [[pcell_layer]]는 SKY130의 폴리 콘택 위 npc 같은 레이어를 추가합니다.

drc_extra = [
  "pcon = licon1 and poly",
  "pcon_npc = npc size -0.1",
  "pcon_bad = pcon not inside pcon_npc",
  "NPC.EN: flag pcon_bad",
]

[[pcell_layer]]
layer = "npc"
around = "poly_contact"
enc = 0.1

짧은 게이트 길이에서도 이웃한 소스 / 드레인 콘택이 첫 번째 메탈의 간격을 유지하도록, 필요하면 콘택과 게이트 사이 간격이 커집니다.

실제 PDK 레이어 세트 가져오기

IC Studio는 KLayout 레이어 속성(.lyp)과, 선택적으로 KLayout 테크놀로지 파일(.lyt)을 읽습니다.

• GUI: File > Import > KLayout layer properties…
• CLI: ics import-tech myproj sky130A.lyp --lyt sky130A.lyt

가져오는 것:

• 구체적인 layer/datatype 소스가 있는 모든 레이어 항목이 레이어가 됩니다. 이름은 항목 이름에서 가져옵니다(공백은 _, 중복은 _2, _3 등).
• 색상은 채우기 또는 테두리 색에서 가져오고, KLayout 디더 패턴은 가장 가까운 채우기 스타일로 매핑됩니다.
• poly, li, met1, metal2, m3 같은 이름의 레이어는 배선 레이어로 표시됩니다.
• .lyt에서: 테크놀로지 이름, 데이터베이스 단위, 기본 그리드.

가져오지 않는 것: 폭 / 간격 룰, 비아, 기생 계수, DRC 덱. 그 테크놀로지로 DRC, 추출, 라우팅을 쓰려면 이것들을 tech.json에 추가하세요(덱은 Rule deck 편집기에서).

기존 레이아웃은 유지됩니다. 도형은 같은 GDS layer / datatype(또는 같은 이름)을 가진 새 레이어로 옮겨지고, 파일에 없지만 사용 중인 레이어는 유지되며, 데이터베이스 단위가 바뀌면 좌표가 다시 스케일됩니다.

도구

Tools 메뉴에는 Cadence Virtuoso의 대응 기능을 본뜬 보조 도구가 모여 있습니다. 각 도구는 메인 창 안에 도킹된 창으로 열리며, 메인 창에 열린 프로젝트를 대상으로, 대개 활성 셀에 대해 동작합니다. 창의 닫기 버튼 왼쪽에 있는 팝아웃 버튼을 누르면 별도의 OS 창으로 분리되고, 그 창의 Dock을 누르면 다시 돌아옵니다. 이 선택은 도구별로 기억됩니다. 모든 도구는 명령 팔레트(Ctrl+K)에도 있습니다.

Waveform Calculator

Tools > Waveform Calculator(또는 Simulation > Waveform Calculator)는 활성 셀의 시뮬레이션 결과에 대해 수식을 계산합니다.

1. 셀을 시뮬레이션(F5)한 뒤 계산기를 엽니다.
2. Dataset(op, dc, ac, tran)을 고릅니다.
3. 수식을 입력하거나, 왼쪽의 신호나 함수를 클릭해 삽입합니다.
4. Evaluate(또는 Enter)를 누르면 Results에 결과가 표시됩니다. 측정값은 숫자로, 파형은 포인트 수로 나타납니다. Plot은 수식 이름을 붙인 새 신호로 Simulation 플롯에 파형을 추가합니다.

플롯된 수식은 시뮬레이션을 실행할 때마다 다시 계산되므로 플롯에 계속 남아 있습니다. Results의 수식을 클릭하면 다시 편집할 수 있습니다.

수식에는 + - * / ^, 괄호, SPICE 접미사가 붙은 숫자(1n, 10k, 2meg)를 쓸 수 있습니다. 신호는 v(node), v(a,b)(= v(a) - v(b)), i(source) 또는 데이터셋의 임의의 벡터 이름(time, frequency)입니다. 특수 문자가 들어간 이름은 따옴표로 감쌉니다("v-sweep"). AC 신호는 복소수이므로 v(out)/v(in)이 곧 전달 함수입니다.

edge는 rise, fall, either 중 하나이고, n < 0이면 끝에서부터 교차를 셉니다. bandwidth는 첫 포인트보다 db만큼 떨어지는 지점을 찾으며, 기본값은 반전력 지점인 3.0103 dB입니다. 이는 Simulation 측정값의 f -3 dB 열과 같은 지점입니다(단일 극점이면 정확히 극점 주파수). Simulation 플롯에서 AC 데이터셋의 실수 결과(예: db(v(out)))는 다시 dB로 변환하지 않고 그대로 그립니다.

rc_lowpass 데모 예: bandwidth(v(out)/v(in))은 약 159 kHz이고, tran에서 risetime(v(out))은 필터링된 펄스의 10-90 % 상승 시간입니다.

Corner / Sweep Manager

Tools > Corner / Sweep Manager는 활성 셀의 시뮬레이션 설정을 다음 항목의 모든 조합에 대해 실행합니다.

• Model corners: PDK 모델 라이브러리의 코너(아무것도 선택하지 않으면 설정의 코너);
• Temperatures: -40 27 125 같은 목록 또는 -40:55:125(start:step:stop) 같은 범위. 비워 두면 설정의 온도;
• Variables: 각각 값 목록을 가집니다. INST.param은 인스턴스 파라미터(R1.r, M1.w)를 설정하고, 그 밖의 이름은 덱의 {name}을 치환하는 디자인 변수입니다. 예를 들어 소스의 DC 값 {vdd}가 있습니다.

툴바에는 포인트 수(최대 2000)가 표시됩니다. Run Sweep은 설정의 백엔드, 해석, 레이아웃 기생 성분으로 모든 CPU 코어에서 포인트를 병렬 실행합니다.

Specs는 각 포인트를 측정합니다. 이름, 데이터셋, 숫자를 돌려주는 계산기 수식(bandwidth(v(out)), max(v(out))), 그리고 선택적인 Min / Max 한계로 이루어집니다. 결과 표에는 모든 포인트와 스펙 값이 나열되며, 한계를 만족하면 초록색, 아니면 빨간색으로 표시됩니다. 툴바에는 모든 스펙을 만족하는 포인트 수가 표시됩니다.

Overlay는 모든 포인트의 한 신호나 수식을 한 플롯에 그립니다. 표의 행을 선택하면 해당 트레이스가 강조됩니다. 설정은 셀과 함께 저장됩니다(sim.json).

Monte Carlo

Monte Carlo 섹션은 모든 포인트를 무작위 파라미터 값으로 Runs 횟수만큼 반복합니다(모든 코너와 온도에서 같은 샘플을 쓰며, Seed로 재현 가능). 각 변동 파라미터는 다음을 가집니다.

• Target: 인스턴스 이름에 * / ? 와일드카드를 쓴 INST.param(M*.w, R?.r), 또는 Nominal 값을 가진 디자인 변수;
• Sigma: 공칭값의 백분율(5%) 또는 절댓값;
• Dist: Gauss(sigma는 표준편차) 또는 Uniform(sigma는 반폭);
• Mismatch: 일치하는 인스턴스마다 독립적으로 추출합니다. 끄면 모든 인스턴스가 실행마다 하나의 추출값을 공유합니다(공정 변동).

몬테카를로 결과가 있으면 Statistics에 각 스펙의 평균, σ, 최솟값, 최댓값, 개수, 수율이 나열되고, 선택한 스펙의 히스토그램에서 한계를 벗어난 구간은 빨간색으로 표시됩니다.

데이터시트

**Export datasheet…**는 마지막 실행 결과를 HTML 페이지로 씁니다. 스펙 요약(한계, 최소 / 평균 / 최대 / σ, 수율)과 모든 포인트의 표가 통과 / 실패 색상과 함께 들어갑니다.

Optimizer

Tools > Optimizer는 Corner / Sweep Manager 설정의 스펙을 만족할 때까지 활성 셀의 소자 파라미터를 사이징합니다(최소 하나의 스펙에 Min 또는 Max 한계가 있어야 합니다).

• Variables: 각 Target(M1.w 같은 INST.param 또는 디자인 변수)에 Min, Max, 선택적인 Step, 로그 스케일 탐색용 Log를 지정합니다. + Variable로 추가합니다.
• Evaluations: 시뮬레이션할 후보 수.
• Goal: Best margin(한계에 대한 최악 마진이 가장 큰 것) 또는 Least area(모든 스펙을 통과한 상태에서 MOS 게이트 면적이 가장 작은 것).
• Post-layout: 모든 후보를 배치, 배선, 추출한 뒤 기생 성분과 함께 시뮬레이션하므로, 레이아웃 이후에도 스펙이 유지됩니다.

Run optimizer는 매 평가의 목적 함수 값을 플롯합니다. Stop은 실행을 일찍 끝내고, Apply best to schematic은 최적 값을 회로도에 씁니다.

Results Browser

시뮬레이션이 성공할 때마다 이전 결과가 보존됩니다. 현재 실행은 Run N이며, 이전 실행은 최대 12개까지 Tools > Results Browser와 Simulation 워크스페이스 신호 목록 위의 Compare runs에 나열됩니다. 실행 이름을 바꾸거나(예: “pre-layout”), 체크해서 겹쳐 그리거나, Delete로 삭제할 수 있습니다.

체크한 실행은 플롯된 각 신호의 색으로 점선으로 그려지고, <run>: <signal> 라벨이 붙으며, Measurements에 별도의 행이 생깁니다. 대표적인 용도는 회로도와 포스트 레이아웃 시뮬레이션의 비교입니다. 한 번 실행하고, Include layout parasitics를 체크해 다시 실행한 다음, 첫 실행을 체크합니다.

Check Schematic

Tools > Check Schematic은 활성 회로도를 검사합니다. File > Check and Save는 같은 검사를 하고 오류가 없으면 프로젝트를 저장합니다. 발견 항목은 하단 패널의 Problems 탭에 표시되며(편집하는 동안에도 계속 갱신됩니다), 항목을 클릭하면 회로도에서 해당 소자가 선택됩니다.

Hierarchy Browser

Tools > Hierarchy Browser는 프로젝트의 모든 레이아웃을 최상위 셀(다른 레이아웃이 배치하지 않는 레이아웃)부터 시작하는 트리로 보여 주며, 배치 횟수를 함께 표시합니다(어레이는 모든 요소를 셉니다). Filter로 이름으로 셀을 찾습니다.

선택한 셀에 대해 도형, 인스턴스, 평탄화된 도형, 범위, 뷰, 계층 전체에서 배치하는 셀과 그 총 개수, 그리고 이 셀을 사용하는 셀을 보여 줍니다. Open layout / Open schematic으로 엽니다. 레이아웃 편집기의 Hierarchy Tree 폼(Edit > Hierarchy Tree, Shift+T)은 현재 셀 아래의 셀만 나열합니다.

Net Browser

Tools > Net Browser는 활성 레이아웃 추출 결과의 넷을 나열합니다(아직 추출 결과가 없으면 넷을 추출하며, Extract로 다시 실행합니다).

이름, 커패시턴스, 면적, 단자 수로 정렬할 수 있습니다. 넷을 클릭하면 레이아웃에서 강조되고 그 위치로 확대됩니다. 추출 이후 레이아웃이 바뀌면 경고 문구가 표시됩니다.

Layout Generators

Tools > Layout Generators(Guard Ring…, Via Array…, Matched Placement…)는 탭 네 개가 있는 창 하나를 엽니다. 각 생성기는 활성 레이아웃에 한 단계로 추가되며, u / Ctrl+Z로 되돌릴 수 있습니다.

Guard Ring

영역을 확산 링으로 둘러쌉니다. p+ substrate ring(NMOS용) 또는 n+ ring in nwell(PMOS용, 링과 영역을 덮는 nwell 포함) 중 하나입니다. 링에는 임플란트, 각 변을 따라 선택적인 Contacts, 선택적인 Metal1 strap이 들어갑니다. Width와 Gap to area를 0으로 두면 레이어와 콘택 룰의 최솟값을 씁니다. 영역을 µm로 지정하거나, Use selection을 눌러 선택한 도형과 인스턴스의 경계 상자를 사용합니다. 콘택과 스트랩을 넣으면 링 자체로 DRC를 통과합니다.

Via Array

비아를 고른 뒤 다음 중 하나를 선택합니다.

• Every overlap of the via’s layers: 비아의 하부 레이어와 상부 레이어가 겹치는 모든 곳(계층 전체)에 비아 어레이를 넣습니다. 선택적으로 영역 안으로 제한할 수 있습니다.
• Fill the area: 들어갈 수 있는 만큼의 컷을 가운데 정렬로 넣고, 양쪽 레이어에 둘러싸는 패드를 만듭니다.

컷 크기, 간격, 인클로저는 비아 정의에서 가져옵니다.

Matched Placement

레이아웃의 매칭된 MOS 소자(예: 차동 쌍이나 전류 미러)를 단위 소자로 나누어 패턴으로 다시 배치합니다.

소자를 체크하고 Fingers per unit과 행 양 끝에 dummy devices를 추가할지 정합니다. 소자들은 타입, L, 핑거 폭이 같아야 하고, 각 소자의 핑거 수는 단위의 배수여야 합니다. 각 소자는 전체 W를 유지하며, 단위 소자 이름은 <device>.<k>이므로 플라이라인, 배선, LVS가 여전히 회로도 소자에 대응시킵니다(LVS는 병렬 단위를 병합합니다). 더미는 게이트, 소스, 드레인이 벌크 넷에 묶이고 LVS에서 제외됩니다. 이웃 소자는 공간을 만들기 위해 옆으로 밀려납니다.

배선 전에 실행하십시오. 블록을 가로지르는 와이어는 옮겨지지 않습니다. Common centroid에서는 단위 수가 홀수인 소자를 최대 하나만 허용합니다. 단일 핑거 소자라면 interdigitated를 쓰거나 소자당 핑거 수를 늘립니다.

By Example

같은 회로를 가진 완성된 셀의 배치를 재사용합니다. Reference(회로도와 배치된 레이아웃이 있는 셀)를 고르고 Place like reference를 누르면, 소자가 토폴로지로 매칭되어 대응 소자의 위치에 배치되고 이 셀의 회로도 값으로 사이징됩니다. 웰, 임플란트, 탭은 복사되지만 와이어는 복사되지 않으므로, 다시 배선하려면 Route the flylines afterwards를 체크합니다.

DRC Rule Designer

Tools > DRC Rule Designer(레이아웃 인스펙터의 Rule deck 섹션에 있는 **Rule Designer…**도 같음)는 테크놀로지의 DRC 덱을 텍스트 대신 폼으로 편집합니다.

프로젝트가 있든 없든 덱 파일도 다룰 수 있습니다. **Open…**은 덱 파일(IC Studio 덱, 또는 변환되는 SVRF 덱. 이후 **Save as…**는 IC Studio 덱으로 씁니다)을 읽고, Save는 초안을 원래 파일에, **Save as…**는 새 파일에 씁니다. 프로젝트가 열려 있지 않으면 툴바의 Technology 메뉴에서 룰을 작성할 대상 테크놀로지를 고릅니다. Generic technology 또는 PDK 파일(Load PDK…)이며, 덱 파일과 다른 초안에는 점이 표시됩니다.

• Start here: DRC가 처음인 사람을 위한 단계별 안내(덱에서 시작하기, 빠진 룰 채우기, 문제 고치기, 룰 추가하기, 활성 셀에서 덱 시험하기, 적용하기), 용어집, 각 검사 종류의 그림.
• Rule list(왼쪽): 레이어별로 묶인 룰과 값. + Rule은 각 검사가 답하는 질문과 함께 그림으로 그린 검사 갤러리를 열고, 선택한 레이어에 권장되는 검사를 표시합니다. + Derived layer는 프리셋(트랜지스터 게이트, 액티브 밖의 폴리, 넓은 메탈)이나 사용자 수식을 제공합니다. Filter로 룰을 찾습니다.
• Design: 선택한 룰의 검사, 레이어, 값, 이름, 설명. 필드 옆에 테크놀로지 값이 표시되고, 다르면 Use 버튼이 나타납니다. 모든 룰은 실제 DRC 엔진으로 생성된 통과 / 실패 패턴에서 자체 테스트되어 나란히 그려지므로, 엔진이 한계값은 받아들이고 그보다 한 그리드 단계 안쪽은 위반으로 잡는지 확인할 수 있습니다.
• Coverage: 각 레이어가 어떤 검사를 갖추었는지 보여 주는 행렬.
• Deck text: 생성된 덱.
• Issues: 린트 결과. 중복된 룰 이름, 절대 걸리지 않는 룰, 제조 그리드에서 벗어난 값, 쓰이지 않는 파생 레이어, 폭이나 간격 룰이 없는 배선 레이어 등입니다. 대부분 원클릭 수정(그리드에 맞추기, 이름 바꾸기, 중복 룰 제거, 빠진 룰 추가)이 제공되며, Fix automatically는 오류와 경고의 수정을 모두 적용하고 빠진 룰을 추가합니다.

툴바에는 Reload(테크놀로지의 덱), Layer defaults(레이어와 비아 룰에서 파생한 덱), Fill gaps(배선 레이어의 빠진 폭 / 간격 룰과 비아 인클로저를 테크놀로지 값으로 추가), Check active cell(초안 덱을 실행해 룰별 위반 수를 셈), Apply to technology, Apply & run DRC가 있습니다.

Stream Layer Map

Tools > Stream Layer Map은 Virtuoso XStream layer map처럼, 각 테크놀로지 레이어를 어떤 GDSII / OASIS 레이어와 데이터타입으로 쓰고 읽을지 설정합니다. 각 행은 스트림 레이어 / 데이터타입을 테크놀로지 레이어에 대응시킵니다.

• 내보낼 때 레이어는 첫 번째 행의 번호로 쓰입니다(행이 없는 레이어는 자기 번호를 유지하며, Written as에서 결과를 미리 볼 수 있습니다).
• 가져올 때 행의 번호에 있는 도형은 그 레이어로 들어가므로, 여러 스트림 번호를 한 레이어에 대응시킬 수 있습니다. **(drop on import)**는 해당 도형을 버립니다.

**Load map file…**은 Virtuoso 레이어 맵(줄마다 layerName purpose streamLayer streamDatatype, # 주석)을 읽습니다. drawing이 아닌 purpose는 레이어 이름을 name.purpose, namepurpose 또는 name_purpose로 만듭니다. **Save map file…**은 맵 파일을 쓰고, From technology는 레이어당 한 행으로 시작하며, Clear는 맵을 지웁니다. 문제(알 수 없는 레이어, 두 번 대응된 번호 쌍, 같은 번호로 쓰이는 두 레이어)는 표 위에 나열됩니다. Apply는 맵을 tech.json(stream_map)에 저장합니다.

맵은 File > Import / Export, ics gds, ics import-gds, MCP의 import_gds / export_gds 도구에 적용됩니다. 프로젝트 자체의 라이브러리 파일에는 영향을 주지 않습니다.

Dummy Fill

Tools > Dummy Fill은 밀도 룰을 만족하도록 레이어에 그리드 정렬된 필 사각형을 추가합니다.

1. Fill layer를 고릅니다. 기본값은 그 레이어의 룰에서 정해집니다. 사각형은 최소 폭의 네 배(최소 1 µm), 간격은 최소 간격의 두 배, 킵아웃은 최소 1 µm이며, 덱에 그 레이어의 밀도 룰이 있으면 윈도, 스텝, 그리고 룰 최솟값보다 약간 높은 목표값을 씁니다.
2. Square size, Spacing, Keepout, Avoid할 레이어를 설정합니다(필은 계층 전체에서 그 레이어 도형으로부터 킵아웃만큼 떨어집니다).
3. 필요하면 Stop at a target density per window를 체크합니다. 각 윈도는 목표값까지만 채워지며 룰의 최댓값을 넘지 않습니다.
4. Whole cell(경계 상자) 또는 µm 단위의 Region을 채웁니다.
5. Preview는 사각형 수, 채우기 전후의 밀도, 모든 윈도가 룰을 통과하는지를 보여 줍니다. Add Fill은 사각형을 추가합니다(되돌리기 가능).

조밀한 셀은 경계 상자 안에 필을 넣을 공간이 없을 수 있습니다. 이때는 셀 주변의 더 큰 영역을 채웁니다.

OPC

Tools > OPC는 활성 레이아웃의 한 레이어를 광근접 효과에 대해 보정합니다.

리소 모델은 마스크의 가우시안 블러(Blur sigma)와 그 뒤의 레지스트 Threshold로 이루어집니다. 넓은 도형은 그린 크기대로 인쇄되지만, 좁은 선은 가늘어지고 선 끝은 당겨지며 모서리는 둥글어집니다. 레이어의 모든 에지(계층 전체를 평탄화, 맨해튼 도형만)는 최대 Fragment length 길이의 조각으로 나뉘며, 모서리에는 절반 길이의 조각이 놓입니다. 매 반복에서 각 조각 중앙의 에지 배치 오차(EPE: 인쇄된 에지 위치에서 그린 에지 위치를 뺀 값, 바깥쪽이 양수)를 측정하고, 조각을 법선 방향으로 오차의 반대쪽으로 최대 Max outward move / Max inward move만큼 그리드에 맞춰 옮깁니다. 모서리의 두 에지가 모두 바깥(또는 안)으로 움직이면 사각형이 추가(또는 제거)되어 세리프와 마우스 바이트가 만들어집니다.

1. Correct할 레이어를 고릅니다. 기본값은 최소 폭 w와 간격 s에서 정해집니다. sigma 0.45 w, 조각 2 w, 바깥쪽 최대 s / 3, 안쪽 최대 w / 4입니다.
2. Preview는 보정 전후의 EPE(rms, 최대, EPE tolerance 안에 드는 조각)와, 그린 도형, 마스크, 보정 전(빨강)과 보정 후(초록)의 인쇄 윤곽을 보여 줍니다. 스크롤로 확대하고 드래그로 이동합니다.
3. Apply OPC는 마스크를 <layer>_opc 레이어에 씁니다(되돌리기 가능). 이 레이어는 처음 적용할 때 같은 GDS 레이어의 다음 빈 데이터타입으로 테크놀로지에 추가됩니다. 그린 도형은 절대 바뀌지 않으므로 매 실행은 그 도형에서 시작합니다. 다른 설정을 시험하려면 설정을 바꾸고 다시 적용하면 되며, 셀의 이전 마스크는 교체됩니다.

같은 보정을 명령줄(ics opc)과 MCP(opc)에서도 실행할 수 있습니다.

명령줄 (ics)

ics는 데스크톱 앱과 같은 프로젝트 폴더를 다룹니다. 스크립트, 일괄 실행, CI에 사용하며, ics mcp는 AI 에이전트용 MCP 서버도 실행합니다. 릴리스 설치 프로그램이 PATH에 등록해 줍니다. 소스에서는 cargo build --release -p ics-cli로 빌드하거나(바이너리 target/release/ics) cargo run -p ics-cli -- <args>로 실행합니다.

• <CELL>은 lib/cell 또는 셀 이름만 씁니다(그 이름의 첫 번째 셀이 사용됩니다).
• 종료 코드 0은 성공입니다. 오류가 나면 stderr에 error: <message>를 출력하고 1로 종료합니다.
• ics --help와 ics <command> --help에서 모든 옵션을 설명합니다.

명령

세부 사항

넷리스트로 회로도 만들기

ics schematic은 평탄한 SPICE 넷리스트(R, C, L, V, I, D, M 줄과 PDK MOS 서브서킷용 X 줄)를 읽어 셀의 회로도로 그립니다. 모든 핀에 넷 라벨이 붙고(노드 0 또는 gnd는 접지 심볼), 소자는 행 단위로 배치됩니다(PMOS, NMOS, 수동 소자, 소스). 해석 줄(.op, .dc, .ac dec, .tran)과 .temp는 셀의 시뮬레이션 설정이 되고, 그 밖의 점 명령(.model, .include, .param, .ic, .meas)은 추가 줄(extra lines)이 됩니다. 길이는 SPICE 단위인 미터입니다(w=2u). 단위 없는 w=2는 경고와 함께 µm로 읽습니다. lib/cell을 주지 않으면 셀은 work 라이브러리에 만들어집니다. 생성된 덱을 출력하고 프로젝트를 저장합니다.

ics schematic myproj ota ota.cir && ics route myproj ota --place && ics lvs myproj ota

시뮬레이션

ics sim은 앱에서 셀에 저장한 해석, 온도, 추가 줄, 백엔드를 사용합니다. --backend는 백엔드를 덮어씁니다(auto는 내장 엔진이 덱을 그대로 계산할 수 없을 때만 ngspice를 고릅니다. 백엔드 참고). --parasitics는 레이아웃 기생 성분을 추가합니다(저장된 설정에서 켜져 있어도 적용됩니다). --json이 없으면 각 데이터셋의 제목과 포인트 수, 동작점 값과 소자 영역, 스윕의 벡터 이름을 출력합니다. 백엔드와, 내장 엔진이 근사하는 부분에 대한 경고는 stderr로 나갑니다.

--json을 주면 전체 결과가 stdout으로 나갑니다.

{
  "backend": "built-in",
  "elapsed_ms": 3.1,
  "warnings": [],
  "datasets": [
    { "analysis": "tran", "title": "...", "vectors": { "time": [0, 1e-11], "v(out)": [0, 0.01] } }
  ]
}

AC 벡터는 { "re": [...], "im": [...] } 형태입니다.

ics spice deck.cir은 임의의 SPICE 파일을 파일 안의 해석으로 시뮬레이션합니다(기본 백엔드는 built-in).

--compare는 덱을 ngspice(기준)와 내장 엔진에서 모두 실행하고 각 벡터의 최대 불일치를 출력합니다. 가장 큰 상대 오차가 --tol(기본 0.05)을 넘으면 1로 종료합니다. 내장 엔진과 ngspice 비교를 참고하십시오.

ics mc는 셀의 해석을 --runs번(기본 100, --seed로 재현 가능) 실행합니다. 극성별 전역 문턱 전압 및 트랜스컨덕턴스 변동(--vto-sigma 기본 20m V, --kp-sigma 기본 0.03)과, 소자별 미스매치 σ(ΔVth) = avt / √(W L), σ(Δβ/β) = abeta / √(W L)(--avt 기본 5n = 5 mV·µm, --abeta 기본 10n = 1 %·µm)을 적용합니다. 각 --measure는 해석과 스칼라 결과를 내는 계산기 수식으로 이루어지며, 명령은 각각의 평균, 시그마, 최솟값, 최댓값을 출력합니다. 앱의 Monte Carlo 창에서도 같은 실행을 할 수 있습니다.

ics mc demo ota5t --runs 200 --measure "op:v(out)" --measure "ac:bandwidth(v(out))"

GDS

• ics import-gds는 --skip-unknown-layers를 주지 않으면 테크놀로지에 없는 레이어를 추가합니다. 라이브러리 이름은 기본적으로 파일 이름입니다. 기본적으로 라이브러리는 프로젝트 안에 GDS 파일 하나로 저장되며, --json을 주면 셀마다 JSON 폴더 하나로 저장합니다(편집 가능, diff에 유리, 크기가 더 큼). ics lib-storage는 기존 라이브러리를 두 방식 사이에서 변환합니다.
• ics gds와 ics import-gds는 테크놀로지에 스트림 레이어 맵이 있으면 적용합니다.
• ics gds-info는 아무것도 쓰지 않고 GDS 파일을 읽어, 최상위 셀과 그 크기, 읽기 / 파싱 / 인덱싱 시간을 출력합니다.

검증과 배선

• ics drc는 각 룰과 위반 수, 그리고 최대 50개의 마커 상자를 µm 단위로 출력합니다. --deck FILE은 테크놀로지 덱 대신 덱 파일을 사용합니다. --fix는 먼저 셀의 최상위 지오메트리에 검증된 빠른 수정을 적용하고 프로젝트를 저장한 뒤, 남은 위반을 보고합니다.
• ics lvs는 소자와 넷의 대응 쌍, 그리고 차이를 출력합니다.
• ics route --place는 먼저 레이아웃에 없는 회로도 소자를 배치하고(회로도 기반 레이아웃), 배선한 다음 프로젝트를 저장합니다.

레이아웃 편집

• ics compact는 셀의 최상위 항목을 각 --dir(left, right, down, up. 기본 left,down) 방향으로 차례로 룰에 막힐 때까지 밀고 저장합니다. 고정된 항목은 그대로 두고, 제약 조건은 유지되며, DRC 위반을 늘리는 이동은 취소됩니다. --no-infer를 주지 않으면 먼저 회로도의 매칭 소자에서 대칭 제약을 추론합니다.
• ics diff는 셀의 평탄화된 레이아웃을 레이어별로 프로젝트의 git 리비전(--rev, 기본 HEAD) 버전이나 다른 프로젝트 디렉터리의 같은 셀(--against DIR)과 XOR하여 차이를 출력합니다.
• ics place-like는 셀의 소자를 회로 토폴로지로 완성된 기준 셀(--from)과 매칭하고, 셀 자체의 회로도 값으로 사이징하여 기준 셀처럼 배치합니다. --route를 주면 이어서 배선합니다.

Optimizer

ics optimize는 앱(Tools > Optimizer…)에서 설정한 셀의 스펙(sim.sweep.specs)과 옵티마이저 변수(sim.optimize)를 사용합니다. 각 평가는 stderr에, 최적 값과 스펙 결과는 stdout에 출력합니다 (--json: passed, evaluations, vars, specs를 가진 객체 하나). --post-layout은 모든 후보를 먼저 배치, 배선, 추출합니다. --apply는 최적 값을 회로도에 쓰고 저장합니다.

SKILL 스크립트

ics skill은 Cadence SKILL(.il) 파일을 프로젝트에 대해 실행합니다(dbOpenCellViewByType, dbCreateRect, dbCreateInst 같은 레이아웃 호출, 좌표는 µm). 스크립트가 출력한 내용을 출력하고, 수정된 셀을 stderr에 나열하며, --no-save를 주지 않으면 프로젝트를 저장합니다. --json을 주면 stdout은 객체 하나입니다.

{ "output": "...", "value": "t", "modified": ["work/inv_layout"] }

SKILL 오류가 나면 스크립트 출력을 출력한 뒤 error: <file>:<line>: <message>를 출력하고, 1로 종료하며 저장하지 않습니다.

예제

ics new demo --template demo
ics info demo
ics netlist demo cmos_inverter
ics sim demo rc_lowpass --json > rc.json
ics sim demo nand2 --backend ngspice
ics sim demo cmos_inverter --compare
ics sim demo ring_osc5 --parasitics
ics drc demo nand2 && ics lvs demo nand2
ics extract demo inv_chain
ics gds demo inv_tiles -o tiles.gds
ics def export demo inv_chain -o chain.def --lef chain.lef
ics import-gds demo chip.gds --lib chip
ics import-tech demo sky130A.lyp --lyt sky130A.lyt
ics skill demo make_pads.il --json
ics drc demo cmos_inverter --fix
ics diff demo nand2 --rev HEAD~1

셀의 CI 검사 예:

ics drc myproj work/opamp && ics lvs myproj work/opamp

AI 에이전트용 MCP 서버

ics mcp(ics 명령줄 도구의 mcp 명령)는 Model Context Protocol(stdio)을 통해 IC Studio를 AI 에이전트에 제공합니다. 에이전트는 프로젝트를 만들고 열고, 넷리스트를 읽고, 시뮬레이션하고, 레이아웃을 편집하고, 회로도로부터 레이아웃을 생성하고 배선하며, DRC, 추출, LVS를 실행할 수 있습니다.

설정

릴리스 설치 프로그램은 claude가 PATH에 있으면 서버를 Claude Code에 등록합니다. 앱의 **File > Settings… > AI agents (MCP)**에는 같은 일을 하는 Add to Claude Code와, 다른 클라이언트용으로 아래 JSON을 복사하는 Copy MCP config가 있습니다.

직접 등록하려면 다음을 실행합니다.

claude mcp add --scope user ic-studio -- /path/to/ics mcp

다른 MCP 클라이언트에서는 명령이 ics 바이너리이고 인자가 mcp인 stdio 서버를 추가합니다.

{ "mcpServers": { "ic-studio": { "command": "/path/to/ics", "args": ["mcp"] } } }

소스에서는 cargo build --release -p ics-cli로 빌드하고 target/release/ics를 사용합니다.

그런 다음 예를 들어 이렇게 요청합니다. “create a demo project in ./demo and run LVS on cmos_inverter”(./demo에 데모 프로젝트를 만들고 cmos_inverter에 LVS를 실행해 줘).

에이전트 스킬

도구는 에이전트에게 무엇을 할 수 있는지 알려 주고, skills/ic-studio에 있는 ic-studio 스킬은 그 도구로 어떻게 설계하는지 알려 줍니다. 회로도 → 시뮬레이션 → 레이아웃 → DRC → LVS → 포스트 레이아웃 흐름, 단위, LVS / DRC 결과 읽는 법, schematic.json 형식, 대안으로서의 ics CLI를 다룹니다. 다음 명령으로 설치합니다.

npx skills add geniuskey/ic-studio

또는 skills/ic-studio를 ~/.claude/skills/에 복사합니다.

규칙

• 좌표는 µm 단위이고, y는 위쪽이 양수이며, 테크놀로지 그리드에 스냅됩니다.
• cell 인자는 셀 이름 또는 lib/cell입니다. 레이아웃 편집 도구는 셀(work 라이브러리)과 그 레이아웃 뷰가 없으면 새로 만듭니다.
• 편집 내용은 save_project를 호출할 때까지 메모리에만 있습니다.

도구

서버에는 40개의 도구가 있습니다.

run_skill

run_skill은 code(SKILL 소스) 또는 file(.il 경로. 상대 경로 load()의 기준이기도 함) 중 하나를 받아 다음을 반환합니다. 선택 인자 cell은 geGetEditCellView()가 반환할 셀을 지정합니다.

{ "output": "what the script printed", "value": "value of the last form", "modified": ["work/pads"] }

SKILL 오류가 나면 도구는 SKILL error: <file or line>: <message>로 실패하며, 이미 수정된 셀(편집 내용은 유지됨)과 그때까지 출력된 내용이 뒤따릅니다. 라이브 모드에서는 앱이 변경된 모든 레이아웃의 되돌리기 기록을 남기고, 열린 셀이 없으면 첫 번째 셀을 엽니다.

라이브 모드

데스크톱 앱이 실행 중이면 MCP 서버(ics mcp)는 모든 도구 호출을 앱으로 전달하고, 에이전트는 창에 열린 프로젝트를 대상으로 작업합니다.

• 편집 내용이 즉시 나타나고, 레이아웃 편집은 Ctrl+Z로 되돌릴 수 있습니다.
• 창은 해당 셀을 맞는 워크스페이스에서 엽니다. simulate는 파형을 보여 주고, DRC / 추출 / LVS 결과는 마커와 함께 레이아웃 패널에 나타납니다.
• 상태 표시줄에 MCP live가 표시되고, 각 호출은 콘솔에 MCP · <tool> <cell> -> <summary>로 기록됩니다.

앱은 세션별 토큰으로 127.0.0.1에서 수신하며, 검색용 파일 live.json을 %LOCALAPPDATA%\ic-studio (Windows) 또는 $XDG_RUNTIME_DIR/ic-studio에 쓰고, 없으면 ~/.local/state/ic-studio(Linux, macOS)에 씁니다. ics mcp는 호출할 때마다 실행 중인 앱을 확인하므로 언제든 앱을 시작하거나 닫을 수 있습니다.

앱이 실행 중이 아니거나 ICS_MCP_STANDALONE=1이면 서버는 자체 메모리 내 프로젝트로 동작합니다. open_project 또는 new_project로 시작합니다. ICS_LIVE_DIR은 검색용 파일의 폴더를 바꿉니다.

단축키

Windows와 Linux의 Ctrl은 macOS에서 Cmd입니다. 앱은 실행 중인 플랫폼에 맞게 단축키를 표시합니다 (Windows와 Linux에서는 Ctrl+K, macOS에서는 ⌘K). 메뉴, 툴팁, 이 목록 모두 마찬가지입니다. 앱에서 F1을 누르면 이 목록이 표시됩니다. 캔버스 키는 마우스가 캔버스 위에 있고 텍스트 필드에 포커스가 없을 때 동작합니다.

일반

캔버스 (회로도와 레이아웃)

마우스 동작은 Settings(Ctrl+,)의 Interaction 프로필을 따릅니다. Virtuoso(기본값)는 Virtuoso 기본 동작과 같아서 휠로 이동하고, Ctrl+휠로 마우스 위치에서 확대·축소하며, 오른쪽 드래그로 상자 영역을 확대합니다. Conventional은 휠로 확대·축소하고 오른쪽 드래그로 이동합니다. 바인드키는 두 프로필에서 같습니다.

회로도

레이아웃

레이아웃 키는 Cadence Virtuoso (IC6) 기본 바인드키를 따릅니다.

Ctrl+Z는 애플리케이션의 다른 부분과 마찬가지로 실행 취소입니다(Virtuoso에서는 확대에 할당됨).

시뮬레이션 플롯

스크롤로 확대·축소하고, 드래그로 이동하며, 더블클릭으로 보기를 초기화합니다. 트레이스 위에 마우스를 올리면 값을 읽을 수 있습니다.